# RISCV-CPU-Design

**Repository Path**: Hmount/riscv-cpu-design

## Basic Information

- **Project Name**: RISCV-CPU-Design
- **Description**: 基于Verilog HDL开发的RISCV-CPU,支持miniRV-1指令集的SoC设计, 支持能处理冲突的五级流水线RISCV-CPU和数码管、LED灯等外设.
- **Primary Language**: Verilog
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 6
- **Forks**: 0
- **Created**: 2022-08-01
- **Last Updated**: 2025-05-08

## Categories & Tags

**Categories**: Uncategorized

**Tags**: Verilog, riscv, CPU

## README

项目内容
1. 基于miniRV-1指令集，编写汇编程序，并在Logisim上运行；
2. 使用Verilog HDL，设计单周期、流水线RISC-V CPU；
3. 基于Trace方法验证CPU功能；
4. 为CPU添加总线、外设，形成SoC (System-On-Chip)；
5. 将SoC下载到FPGA开发板，并运行1.中的汇编程序。


# assembly

+ 使用RISCV汇编语言编写的简易计算器的汇编码及机器码

# single

+ 基于Verilog HDL 开发的单周期RISCV-CPU,支持miniRV-1指令集36条指令

# single_board

+ 单周期CPU及SoC的仿真、下板源码，可正确运行要求的汇编程序

# pipeline

+ 基于Verilog HDL 开发的可处理冒险的五级流水线RISCV-CPU,支持miniRV-1指令集36条指令

# pipline_board

+ 流水线CPU及SoC的仿真、下板源码，可正确运行要求的汇编程序

# pipeline_vivado

+ 使用vivado运行的流水线下板完整工程项目，实测CPU频率可达75MHZ

# data

+ 项目资料

# report

+ 实验报告