# fpga_prjs

**Repository Path**: e665107/fpga_prjs

## Basic Information

- **Project Name**: fpga_prjs
- **Description**: The aim of this project is to test and develop fpga digital systems , which is based on the top-down design thinking!
- **Primary Language**: Verilog
- **License**: Apache-2.0
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 2
- **Forks**: 0
- **Created**: 2022-06-26
- **Last Updated**: 2024-12-04

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README


# Table of Contents

1.  [fpga\_prjs](#org859ef17)
    1.  [介绍](#orgdbd8821)
    2.  [特点](#org43bf196)
        1.  [一个工程通过裁剪，可以用于开发多个项目，便于维护管理](#org5bccdcb)
        2.  [工程支持以下厂家及其开发工具](#org9853dc7)
        3.  [采用宏开关方式选择哪个数字系统工程](#org24cab5f)
        4.  [总的RTL顶层文件命名为digital\_system\_top](#org52532a3)
        5.  [总的TESTBENCH顶层文件命名为digital\_system\_top\_tb](#orge95b62d)
        6.  [采用emacs verilog模式进行管理](#orgc7688f8)



<a id="org859ef17"></a>

# fpga\_prjs


<a id="orgdbd8821"></a>

## 介绍

此工程, 用于fpga开发集中管理的综合项目，其他的项目可以在此基础上裁剪实现，未来只做核心维护的，
同时不断git commit迭代，支持本地和远程两种模式的管理


<a id="org43bf196"></a>

## 特点


<a id="org5bccdcb"></a>

### 一个工程通过裁剪，可以用于开发多个项目，便于维护管理


<a id="org9853dc7"></a>

### 工程支持以下厂家及其开发工具

1.  xillinx&#x2013;vivado(Added)

2.  xillinx&#x2013;ise(Future add)

3.  altera&#x2013;quartus prime(Added)

4.  lattice&#x2013;diamond(Future add)

5.  高云&#x2013;gowin(Future add)

6.  安路科技&#x2013;td(Future add)

7.  紫光同创&#x2013;pds(Future add)


<a id="org24cab5f"></a>

### 采用宏开关方式选择哪个数字系统工程

在digital\_system\_top\_header.v头文件下
eg. \`define UART\_SEND\_RECEIVE\_SYS


<a id="org52532a3"></a>

### 总的RTL顶层文件命名为digital\_system\_top


<a id="orge95b62d"></a>

### 总的TESTBENCH顶层文件命名为digital\_system\_top\_tb


<a id="orgc7688f8"></a>

### 采用emacs verilog模式进行管理

<https://www.veripool.org/verilog-mode/>