https://github.com/briansune/AD9361-FM-Radio-Verilog-LVDS.git
最近更新: 4个月前https://github.com/briansune/AD9361-FM-Radio-Verilog-CMOS.git
最近更新: 4个月前rtklibexplorer的demo5分支:https://github.com/rtklibexplorer/RTKLIB.git
最近更新: 10个月前通信原理课程设计,直接序列扩频通信系统仿真设计 MATLAB实现 ①实现基带信号生成,扩频码生成,扩频过程,调制,信号经过信道,解调,解 扩,计算误码率。 ②实现接收端的伪码捕获跟踪(忽略载波跟踪问题);捕获算法实现(例如:FFT 快速伪码捕获算法),码跟踪环的实现(例如:超前-滞后环) ③仿真时需注意发射端的伪码序列与接收端的伪码序列需保持不同步,通过②的 实现,完成伪码的同步。
最近更新: 11个月前基于纯Verilog实现的FOC控制器,三环均已实现,并且提供配套的上位机进行系统调试
最近更新: 12个月前