课后习题答案.md · Tao/Verilog

[TOC]

## 第二章

### 1.Verilog语言有什么作用？

- 可描述顺序执行和并行执行的程序结构；
- 用延迟表达式或事件表达式来明确的控制过程的启动时间；
- 通过命名的事件来触发其它过程里的激活行为或停止行为；提供了条件如if-else， case等循环程序结构；提供了可带参数且非零延续时间的任务程序结构；
- 提供了可定义新的操作符的函数结构；
- 提供了用于建立表达式的算术运算符，逻辑运算符，位运算符；
- Verilog HDL语言作为一种结构化的语言非常适用于门级和开关级的模型设计；提供了一套完整的表示组合逻辑的基本元件的原话；
- 提供了双向通路和电阻器件的原话；
- 可建立MOS器件的电荷分享和电荷衰减动态模型；
- Veriloa HDL的构造性语句可以精确地建立信号的模型：

### 2.构成模块的关键词是什么？

- module, endmodule。

### 3为什么说可以用Verilog构成非常复杂的电路结构?

- 因为Verilog可描述顺序执行和并行执行的程序结构;
- 用延迟表达式或事件表达式来明确的控制过程的启动时间;
- 通过命名的事件来触发其它过程里的激活行为或停止行为;
- 提供了条件如if-else, case等循环程序结构；
- 提供了可带参数且非零延续时间的任务程序结构；
- 提供了可定义新的操作符的函数结构；
- 提供了用于建立表达式的算术运算符，逻辑运算符，位运算符；
- Verilog HDL语言作为一种结构化的语言非常适用于门级和开关级的模型设计；
- 提供了一套完整的表示组合逻辑的基本元件的原话;
- 提供了双向通路和电阻器件的原话;
- 可建立MOS器件的电荷分享和电荷衰减动态模型Verilog HDL的构造性语句可以精确地建立信号的模型；

### 4.为什么可以用比较抽象的描述来设计具体的电路结构？

因为有可以用比较抽象描述设计电路结构的语言,而这种语言是适合数字系统设计的语言。

### 5.是否任意抽象的符合语法的Verilog模块都可以通过综合工具转变为电路结构?

不能。要符合语法，还要符合一些基本规则的Verilog模块才可以通过综合工具转变为电路结构。

### 6.什么叫综合？

通过综合工具把行为级描述的模块通过逻辑网表自动转化为门级形式的模块叫综合。

### 7.综合是由什么工具来完成的？

由EDA工具来完成综合。

### 8.通过综合产生的是什么？产生的结果由什么用处？

- 产生的是由与门,或门和非门组成的加法器,比较器等组合逻辑。
- 产生的模块很容易与某种工艺的基本元件逐一对应起来,再通过布局布线工具自动地转变为某种工具工艺的电路布线结构。

### 9.仿真是什么？为什么要仿真？

仿真是对电路模块进行动态的全面测试。通过观察测试模块的输出信号是否符合要求,可以调试和验证逻辑系统的设计和结构准确与否，并发现问题及时修改。

### 10.仿真可以在几层面上进行？每个层面的仿真有什么意义？

- 分别为前仿真，逻辑网表仿真，门级仿真和布线后仿真；
- 前仿真，逻辑网表仿真，门级仿真可以调试和验证逻辑系统的设计和结构准确与否，并发现问题及时修改。
- 布线后仿真，分析设计的电路模块的运行是否正常。

### 11.模块的端口是如何描述的？

用“.”表示被引用模块的端口。

### 12.在引用实例模块的时候，如何在主模块中连接信号线？

用小括号中来表示本模块中与之连接的模块。

### 13.如何产生连续的周期性测试时钟?

用always语句来产生连续的周期性测试模块。

### 14.如果不用initial块,能否产生测试时钟?

不能，如果没有initial块，就不知道时钟信号的初始值。

### 15.从本讲的简单例子,是否能明白always块与initial块有什么不同？

initial块只执行一次，而always块执行无数次。

## 第三章

### 1.模块由几个部分组成？

由描述接口和描述逻辑功能两部分组成。

### 2.端口分为几种？

三种：输出口，输入口，输入/输出口。

### 3.为什么端口要说明信号的位宽？

因为如果不说明信号的位宽可能会在信号发生改变时发生错误,不容易看出接收到的信号的数据宽度,就很难进行数据的处理。

### 4.能否说模块相当于电路图中的功能模块，端口相当于功能模块的引脚？

可以那样说，每个模块都有特定的功能，而功能的实现就必须依靠具体的电路得以实现，端口是信号传递的通道，可以说是功能模块的引脚。

### 5.模块中的功能描述可以由哪几类语句或语句块组成？它们出现的顺序会不会影响功能的描述？

- 用assign语句声明,用实例元件，用always块。（p28）
- 它们出现的顺序不会影响到功能的描述。

### 6.这几类描述中的哪一种直接与电路结构有关？

用实例元件直接与电路结构有关。

### 7.最基本的Verilog变量有哪几种类型？

wire型、reg型、memory型。

### 8.reg型和wire型变量的差别是什么？

- reg型变量是寄存器变量, wire型变量是连线型变量。
- 两者根本性的差别在于reg型变量有个寄存器来存放变量,这个值只有变量发生改变时才会改变,否则保证原来的值不变, wire型变量的值不是确定的值。

### 9.由连续赋值语句(assign）赋值的变量是否能是reg类型的？

可以是reg类型的变量。

### 10.在always模块中被赋值的变量能否是wire类型的?如果不能是wire类型的,那么必须是什么类型的?它们表示的一定是实际的寄存器吗？

不能。必须是reg类型的变量，它们表示的不一定是实际的寄存器。

### 11.参数类型的变量有什么用处？

参数类型的变量的好处是可以提高程序的可读性和可维护性。

### 12.Verilog语法规定的参数传递和重新定义功能有什么直接的应用价值？

可以用于定义延迟时间和变量宽度。

### 13.逻辑比较运算符小于等于“<=”和非阻塞赋值大于等于“<=”的表示是完全一样的，为什么Verilog在语句解释和编译时不会搞错？

因为逻辑比较时“<=”两边是两个操作数，此时“<=”是双目运算符，

而在非阻塞赋值时“<=”的右边是操作数，此时“<=”是单目运算符。

### 14.是否可以说实例引用的描述实际就是严格意义上的电路结构描述？

不能实例引用的描述是在门级电路上加以描述的，和严格意义上的电路结构描述还是有点差距的。

## 第五章

### 1.为什么建议在编写Verilog模块程序时，如果用到 if 语句建议大家把配套的else情况也考虑在内？

因为如果没有配套的else语句，在不满足if条件语句时，将会保持原来的状态不变，从而在综合时会产生一个锁存器，而这是设计不想要的结果。

### 2.用 if(条件1) 语句；elseif (条件2) 语句；elseif (条件3) 语句；… else 语句 和 用case_endcase 表示不同条件下的多个分支是完全相同的，还是有什么不同？

不是完全相同。
(1)与casc 语句中的控制表达式和多分支表达式这种比较相比，if_else_if 结构中条件表达式更为直观些。
(2)对于那些分支表达式中存在不定值，x和高阻值z的位时case语句提供了处理这种情况的手段。

### 3.如果case 语句的分支条件没有覆盖所有可能的组合条件，定义了default项和没有定义default项有什么不同？

定义了default项则会使电路描述的更加的清楚，综合的时候不会产生不想要的结果，没用定义default 则会使在综合时产生一个锁存器。

### 4.仔细阐述case , casex和 casez之间的不同。

![img](https://img-blog.csdnimg.cn/13708a20c2b94d1fb69427d5cb2ebbaa.png#pic_center)

case、casex,casez对应的真值表如上，可以看出 case无论是0,1,还是x高阻都能够比较,而casez不将高阻进行比较，在其它情况都进行比较:而casex不将高阻和x进行比较，在其它情况进行比较。

### 5. forever语句如果运行了，在它下面的语句能否还能运行？它位于 begin_end块和位于fork_join块有什么不同？

不能运行。位于 begin_end，由于begin_end是顺序块，所以只要执行到 forever则将不能运行下面的程序；而位于fork_ join，它是并行块，执行了forever还是能够执行forever下面的语句。

### 6. forever 语句 和 repeat语句 能否独立于过程块而存在,即能否不在initial或 always块中使用?

forever不能独立于过程块中，而 repeat能够独立于过程块中。

### 7.用for循环为存储器许多单元赋值时是否需要时间?为什么如果不定义时间延迟，它可以不需要时间就把不管多大的储存器赋值完毕?

如果定义了时间延迟则需要时间，否则不需要时间。因为循环的边界是确定的，那么在综合时该循环语句被认为是重复的硬件结构。

### 8.for循环是否可以表示可以综合的组合逻辑?请举例说明。

可以表示综合的组合逻辑。例如用for循环实现的[乘法器](https://so.csdn.net/so/search?q=乘法器&spm=1001.2101.3001.7020)

### 9.在编写测试模块时用什么方法可以使for循环按照时钟的节拍运行?请比较图5.3所示程序段。

![img](https://img-blog.csdnimg.cn/a61eef5c08a84105a862996e4fc9d124.png#pic_center)

可以在for循环的最后嵌套时钟节拍运行的信号。第一种程序不能按照时钟节拍来对mem[i]赋值，而第二种程序可以。

### 10.声明一个名为oscillate的寄存器变量并将它初始化为0,使其每30个时间单位进行一次取反操作。不要使用always语句(提示;使用forever循环)。

```verilog
reg oscillate;
initial
	begin
		oscillate = 0 ;
		forever
		#30 oscillate =! oscillate
	end
```

### 11.设计一个周期为40个时间单位的时钟信号,其占空比为25%。使用always和initial块进行设计,将其在仿真0时刻的值初始化为0

```verilog
initial
	begin
		clock = 0 ;
		always
			begin
				#30 clock = 0 ;
				#10 clock = 1 ;
			end
	end
```

### 12.给定下面含有阻塞过程赋值语句的initial块,每条语句在什么仿真时刻开始执行? a、b、c和 d在仿真过程中的中间值和仿真结束时的值是什么?

```verilog
initial
	begin
		a = 1'b0 ;
		b = #10 1'b0 ;
		c = #5 1'b0 ;
		d = #20 {a , b , c} ;
	end
```

答案：阻塞赋值是立即执行。第一条语句在仿真开始时就执行，第二句在仿真10个时钟单元后执行，第三句在仿真15个时钟信号单元后执行，第四句在仿真35个时钟单元后执行。在中间仿真过程中a=0，b、c、d为不确定值，结束时abcd的值是a=1’b0，b=1’0，c=1’0，d=3’b000。

### 13.在第12题中,如果 initial块中包括的是非阻塞过程赋值语句，那么各个问题的答案是什么?

非阻塞赋值是在块结束后才能完成这次赋值操作。如果是非阻塞过程赋值则答案是；第一条语句在仿真开始时就执行，第二句在仿真10个时钟单元后执行，第三句在仿真5个时钟信号单元后执行，第四句在仿真20个时钟单元后执行。在中间仿真过程a=0,b,c,d 为不确定值,结束时abcd的值是a=1b0,b=1’0,c=1’0,d=3’b000。

### 14.下面例子中d的最终值是什么?

```verilog
initial
begin
	b = 1'b1 ;
    c = 1'b0 ;
	#10 b = 1'b0 ;
end

initial
begin
	d = #25 (b|c);
end
```

答案：d的最终值是0。

### 15.使用带有同步清零端的D触发器(清零端高电平有效,在时钟下降沿执行清零操作)设计一个下降沿触发的D触发器,只能使用行为语句(提示:D触发器的输出q应当声明为寄存器变量)。使用设计出的D触发器输出一个周期为10个时间单位的时钟信号。

```verilog
答案:
module D_FF(CLR,CLK,D,Q) ;
	input CLR,CLK,D ;
	output Q ;
	reg Q ;

always @(posedge CLR or negedge CLK) //清零端是高电平有效
  //上升沿检测（posedge） ； 下降沿检测(negedge) ；双边沿检测(double edge)
	  begin
		  if (CLR) 
					Q = 0 ;
		  else 
					#10 Q <= D ;
	  end
endmodule
```

### 16.使用带有异步清零端的D触发器设计第15题中要求的D触发器(在清零端变为高电平后立即执行清零操作,无须等待下一个时钟下降沿),并对这个D触发器进行测试。

```verilog
module D_ FF (CLR,CLK,D,Q);
	input CLR,CLK,D;
	output Q;
	reg Q;

always @(posedge CLR ) 
	begin
		Q <= 0;
	end

always @(negedge CLK)
	 begin
		#10 Q <= D;
	end
endmodule
```

### 17.使用wait语句设计一个电平敏感的锁存器,该锁存器的输入信号为d和 clock,输出为q,其功能是当clock=1时q=d。

```verilog
答案：
module L_FF (d,clock,q);
	input d,clk;
	output q;
	reg q;
	
always 
begin
	wait (clock==1)
	q=d;
end
endmodule
```

### 18.使用条件语句设计[例5.18]中的四选一多路选择器,外部端口必须保持不变。

[例5.18]case语句实现四选一

```verilog
//四选一多路器，其端口列表完全根据输入/输出图编写
module mux4to1(out, i0, i1, i2, i3, s1, s0);
	//根据输入/输出图的端口声明
	output out;
	input i0, i1, i2, i3;
	input s1, s0;
	//输出端口被声明为寄存器类型变量
	reg out;

//若输入信号改变,则重新计算输出信号out
//造成输出信号 out重新计算的所有输入信号必须写入always @(...)的电平敏感列表
always @ (*) 
	begin
		case ({s1,s0})
		2'b00 : out = i0;
		2'b01 : out = i1;
		2'b10 : out = i2;
		2'b11 : out = i3;
		default : out = 1'bx;
		endcase
	end
endmodule

```

```verilog
答案：
module mux4to1 (out, i0, i1, i2, i3, s1, s0);
	output out;
	input i0, i1, i2, i3;
	input s1, s0;
	
	reg out;

always @ (s1 or s0 or i0 or i1 or i2 or i3) 
		begin
		if ({s1,s0} == 2'b00) 
			out = i0;
		else if ({s1,s0} == 2'b01) 
			out = i1;
		else if ({s1,s0} == 2'b10) 
			out = i2;
		else if ({s1,s0} == 2'b11) 
			out = i3;
		else 
			out = 1'bx;
	end
endmodule
```

### 19.使用case语句设计八功能的算术运算单元(ALU),其输入信号a和 b均为4位,还有功能选择信号select为3位,输出信号为out(5位)。算术运算单元ALU所执行的操作与Select信号有关,具体关系如表5.1所列(忽略输出结果中的上溢和下溢的位)。

![img](https://img-blog.csdnimg.cn/a125b445b0d14816a010bf267cb5b940.png#pic_center=60*60)

```verilog
答案：
module mux8to1(out, a, b, select);
	//根据输入/输出图的端口声明
	output [4:0] out ;
	input [3:0] a, b ;
	input [2:0] select ;
	//输出端口被声明为寄存器类型变量
	reg out;

//若输入信号改变,则重新计算输出信号out
//造成输出信号 out重新计算的所有输入信号必须写入always @(...)的电平敏感列表
always @ (select) 
	begin
		case (select)
			3'b000 : out = a;
			3'b001 : out = a+b;
			3'b010 : out = a-b;
			3'b011 : out = a/b;
			3'b100 : out = a%b;
			3'b101 : out = a<<1;
			3'b110 : out = a>>b;
			3'b111 : out = a>b;
			default : out = 5'bx;
		endcase
	end
endmodule
```

### 20.使用while循环设计一个时钟信号发生器。其时钟信号的初值为0,周期为10个时间单位。

```verilog
答案：

initial 
begin
	clk=0;
	while (1) //表达式为真运行，"1"一直运行
	#10 clk = !clk;
end
```

### 21.使用for循环对一个长度为1024(地址从0~1 023),位宽为4的寄存器类型数组cache_var 进行初始化,把所有单元都设置为0。

```verilog
答案：

begin
	reg [3:0] cache_ var[1023:0];
	intiger i;
	
	for(i=0;i<1024;i++)
		cache_ var[i]=0;
end

```

### 22.使用forever循环设计一个时钟信号,周期为10,占空比为40%,初值为0。

```verilog
答案：

initial 
	begin
		clk=0;
		
		forever 
			begin
				#6 clk=0;
				#4 clk=1;
			end
	end
```

### 23.使用repeat将语句a=a＋1延迟20个时钟上升沿之后再执行。

```verilog
答案：

parameter delay= 20;
	intiger i;
	reg a;
	
begin
	repeat (delay)
	always @(posedge clk) 
		begin
			i++;
			if (i== 20) 
				a=a+1;
		end
end

```

### 24.下面是一个内嵌顺序块和并行块的块语句。该块的执行结束时间是多少?事件的顺序是怎样的?每条语句的仿真结束时间是多少?

```verilog
initial
begin
	x = 1'b0 ; //0
	#5 y = 1'b1 ; //5

fork  
		#20 a = x ;//25
		#20 b = y ;//25
	join

#40 x = 1'b1 ; //65

fork
		#10 p = x ; //75
		begin 
			#10 a = y ;//75
			#30 b = x ;//105
		end
		#5 m =y ; //70
	join
end

答案：该块的执行结束时间是5+20+40+40= 105个时钟单位。每条语句执行时间如上所标。
```

### 25.用forever循环语句,命名块( named block)和禁用(disabling of)命名块来设计一个八位计数器。这个计数器从count =5开始计数,到count =67结束计数。每个时钟正跳变沿计数器加一,时钟的周期为10。计数器的计数只用了一次循环,然后就被禁用了(提示:使用disable语句)。

```verilog
答案：

reg [7:0] count;
initial
begin
	count = 5;
end

begin:name block
	forever
		begin:disabling of
			always @ (posedge clk)
			begin
				if (count<67)
					#10 count = count + 1;
					disable:disabling of;
			end
		end
end
```

## 第六章

### 1.怎样理解initial语句只执行一次的概念?

在仿真开始时，initial 语句只执行一次，但initial 语句里面的语句可能不执行一次，因为如果是while循环，虽然initial语句是执行一次，但只要进了while循环，则会执行到仿真结束。

### 2.在initial 语句引导的过程中是否可以有循环语句?如果可以，是否与第1题互相矛盾?

可以，并不互相矛盾。initial 语句确实是执行了一次，但并不意味着initial 语句过程中就不能是循环语句，两者并不矛盾。

### 3.怎样理解由always语句引导的过程块是不断活动的?

always语句的过程块是不断活动的，在仿真过程中always块始终在循环的活动着，检查always语句后面的信号是否发生相应改变，这是always活动的实质，如果always语句后面没有检查的信号则将会进入一个循环，将会使仿真器锁死。

### 4.不断活动与不断执行有什么不同?

不断活动是always语句不断活动检查是否满足条件(如某个信号发生改变)，不断执行时always语句引导的过程中的语句不断的执行着。

### 5.怎样理解沿触发和电平触发的不同?

沿触发是在某个信号在上升沿或下降沿到来时，触发执行过程块。电平触发是在某个信号发生改变时就会触发执行过程块。

### 6.是不是可以说沿触发是有间隔的，在一定的时间区间里只需要注意有限的点，而电平触发却需要注意无穷多个点?

不是。沿触发是信号的上升沿或下降沿进行触发，而电平触发是在某个信号发生改变时进行触发，并不需要注意无穷多个点。

### 7.沿触发的always块和电平触发的always块各表示什么类型的逻辑电路的行为?为什么?

沿触发的always块常表示时序逻辑电路，因为其和时序有很关。电平触发的always块常表示组合逻辑电路，因为只和电平有关。

### 8.简单叙述任务和函数的不同点。

(1)函数只能与主模块共用同一个仿真时间单元，而任务可以定义自己的仿真时间单位;
  (2)函数不能启动任务，而任务能启动其他任务和函数;
  (3)函数至少要有一个输入变量，而任务可以没有或有多个任何类型的变量;
  (4)函数返回一个值，而任务则不返回值

### 9.简单叙述  `$display`、 `$write` 和`` $strobe`的不同点。

`$display`自动地在输出后进行换行， `$display`任务在同一个时间单位执行，那么这些语句与 `$display`任务的执行顺序是不确定的。如果使用` $strobe`,该语句总是在同时刻的其他赋值语句执行完成之后执行。

### 10.简单叙述Verilog1364-2001版语法规定的电平敏感列表的简化写法。

关键词 “or” 也可以使用 “,” 来代替。

### ==11.如何在Verilog测试模块中，利用文件的读写产生预定格式的信号，并记录有测试价值的信号?==

- Verilog提供了系统任务

- 选择要转储的模块实例或模块实例信号(dumpvars)
  选择VCD文件的名称 (`$ dumpfile`)
  选择转储过程的起点和终点(`$ dumppon`,`$ dumpoff`)
  选择生成检测点(`$ dunpall`)
  其使用方法如下

```verilog
  initial
  $dumpfile("myfile.dmp");   //仿真信息转储到myfile.dmp文件
  initial
  $dumpvars;   //没有指定变量范围，把设计中全部信号都转储
  initial
  $dumpvars(1,top);//转储模块买例孜票中的1信行
                   //数1表示层次的等级只转储top下第一层信号
                   //即转储top模块中的变量,而不转储在 top 中引用
  initial
  $dumpvars(2,top.ml);//转储top.m1模块下两层的信号initial
  $dumpvars(0.top.m1; /数0表示转储top.m1模块下面各个层的所有信号
  
  initial
  begin
  	$dumpon;           //启动转储过程
  	#100000 $dunpoff;  //过了100000个仿真单位后,停止转储过程
  end
  initial
  //生成一个检查点，转储所有VCD变量的现行值
  $dumpall;
  
  ```

## 第七章

### 1.为什么在多模块调试的情况下`$ monitor`需要配合`$ monitoron`和 `$monitoroff`来工作?

`$ monitoron`和` $ monitoroff `任务的作用是通过打开和关闭监控标志来控制监控任务

`$ monitor`的启动和停止，这样使得程序员可以很容易地控制`$ monitor`何时发生。

`$ monitoron`则用于打开监控标志，启动监控任务`$ monitor` 。

通常在通过调用`$ monitoron`来启动`$ monitor`时不管`$ monitor`参数列表中的值是否发生改变，总是立刻输出显示当前时刻参数列表中的值，这用于在监控的初始时刻设定初始比较值。

在默认情况下，控制标志在仿真的起始时刻就已经打开了。在多模式调试的情况下，许多模块中都调用了`$ monitor`, 因为任何时刻只能用一个`$ monitor`起作用,因此需配合`$ monitoron`与`$ monitoroff`使用，把需要监视的模块用`$ monitor`打开，在监视完毕后及时用`$ monitoroff`关闭，以便把`$monitor` 让给其他模块使用。.

### 2.请用$random配合求模运算编写:

(1）用于测试的跳变沿抖动为周期1/10的时钟波形。

(2）随机出现的脉宽随机的窄脉冲。

```verilog
module random_pulse(dout);
output	[9:0]	dout;
reg		[9:0]	dout;

integer delay;
initial
	begin
	#10	dout = 0;
        for(k=0;k<100;k=k+1)
		begin
		delay = {$random}%10;
		#delay	dout = 1;
		#delay	dout = 0;
		end
	end
endmodule

```

### 3.Verilog的编译预处理与C语言的编译预处理有什么不同?

Verilog的编译预处理，在编译处理命令之前要以 ‘ ` ’ 开头

### 4. 请仔细阐述 `timescale编译预处理的作用?

`timescale命令用来说明跟在该命令后的模块的时间单位和时间精度。使用 'timescale命令可以在同一个设计里包含采用了不同的时间单位的模块。

### 5.不同`timescale定义的多模块仿真测试时需要注意什么?

```text
 如果在同一个设计里，多个模块中用到的时间单位和时间精度单位不同，需要用到以下的时间结构:
 （1）用`timescale命令来声明本模块中所用到的时间单位和时间精度;
 （2）用系统任务$printtimcscale来输出显示一个模块的时间单位和时间精度；
 （3）用系统函数 $tirme 和 $realtime及%t 格式声明来输出显示 EDA工具记录的时间信息。

```

### 6.为什么说系统任务$readmem可以用来产生用于算法验证的极其复杂的测试用数据流?

```text
在 Verilog HDL程序中有两个系统任务$readmemb 和 $readmemh，并用来从文件中读取数据到存储器中，这两个系统任务可以在仿真的任何时刻被执行使用。复杂数据可以用C语言产生，存在文件中，用 $readmem 取出存入存储器，在按节拍输出，这在验证算法逻辑电路时特别看用。
```

### 7.为什么说熟练地使用条件编译命令可以使源代码有更大的灵活性,可以适用于不同的实现对象﹐如不同工艺的ASIC或速度规模不同的FPGA或CPLD,从而为软核的商品化创造条件?

合理的使用条件编译和条件执行预处理可以使测试程序适应不同的编译环境，也可以把不同的测试过程编写到一个统一的测试程序中去，可以简化测试的过程,对于复杂设计的验证模块的编写很有实用价值。

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