# UART_verilog

**Repository Path**: robertlee2014/UART_verilog

## Basic Information

- **Project Name**: UART_verilog
- **Description**: uart驱动
- **Primary Language**: Verilog
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 1
- **Forks**: 0
- **Created**: 2020-07-13
- **Last Updated**: 2022-10-28

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

### 数据结构

![](data_format.png)

一般10bit数据，一bit低电平的起始位，8bit数据位，低位在前，一bit奇偶校验位，一bit高电平停止位。

### 顶层架构

![](top.png)

### 接口说明

|    名称     | I/O  | 位宽/bit |        说明        |
| :---------: | :--: | :------: | :----------------: |
|     clk     |  I   |    1     |      系统时钟      |
|    rst_n    |  I   |    1     |      系统复位      |
|   uart_tx   |  O   |    1     | uart协议接口：发送 |
| bps_select  |  I   |    2     |     波特率选择     |
|  uart_data  |  I   |    8     |    待发送的数据    |
|   data_en   |  I   |    1     |    发送数据使能    |
| uart_tx_end |  O   |    1     |      发送结束      |
|             |      |          |                    |