# risc-v-code

**Repository Path**: scorpionhat/risc-v-code

## Basic Information

- **Project Name**: risc-v-code
- **Description**: 这是一个简单的三段流水的risc-v核，实现了RVI指令集和中断模块，在basys3实验板上可以运行。

- **Primary Language**: Verilog
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 2
- **Created**: 2023-08-29
- **Last Updated**: 2023-08-29

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# risc-v-code

#### 介绍
这是一个简单的三段流水的单核32位risc-v核，采用verilog语言编写，实现了RVI指令集和中断模块，可以运行在basys3实验板上。

#### 软件架构
rtl/core:存放了本工程的全部verilog源代码
fpga：存放了针对basys3的xdc约束文件


#### 安装教程

1.  将rtl/core文件夹下所有源代码加入vivado工程的design sources
2.  将fpga下的xdc文件加入vivado工程的constraints

#### 参与贡献

1.  Fork 本仓库
2.  新建 Feat_xxx 分支
3.  提交代码
4.  新建 Pull Request