# VHDLine

**Repository Path**: turbin-private_admin/VHDLine

## Basic Information

- **Project Name**: VHDLine
- **Description**: 代码行统计工具，支持代码格式自定义
- **Primary Language**: Unknown
- **License**: GPL-2.0
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 0
- **Created**: 2015-02-16
- **Last Updated**: 2020-12-19

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

VHDLine

VHDLine是一个代码行统计工具，
开发初衷是本人在FPGA测评项目中需要经常统计VHDL和Verilog（SystemVerilog）
代码的代码行、注释率信息，而工作中常用的代码行统计工具基本没有关于这些语言的
统计支持，可自定义注释类型的也没有。

因此起意开发一个简单的代码行统计工具，支持自定义注释类型，除了可以从文件扩展名
设定注释类型，还可以自己添加文件扩展名和注释类型的对应关系。初定为使用JSON为配置文件，
使用QT开发界面，使用多线程来处理大量文件。

工具基于PySide（1.2.2）以及Python（3.4.2）开发，
代码文件编码使用chardet测试，界面使用QT Designer设计。

现处于开发初期，功能未完全实现。

运行Launcher.pyw。