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wolver/vsdflow

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spi_slave_design_details.csv 279 Bytes
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Kunal Ghosh 提交于 2019-06-29 02:08 +08:00 . uploading input files for spi_slave
Design Name,spi_slave
Output Directory,outdir_spi_slave
Netlist Directory,verilog
Early Library Path,/usr/local/share/qflow/tech/osu018/osu018_stdcells.lib
Late Library Path,/usr/local/share/qflow/tech/osu018/osu018_stdcells.lib
Constraints File,spi_slave_design_constraints.csv
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