Design Name,spi_slave Output Directory,outdir_spi_slave Netlist Directory,verilog Early Library Path,/usr/local/share/qflow/tech/osu018/osu018_stdcells.lib Late Library Path,/usr/local/share/qflow/tech/osu018/osu018_stdcells.lib Constraints File,spi_slave_design_constraints.csv
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