# TCPU

**Repository Path**: xinhecuican/tcpu

## Basic Information

- **Project Name**: TCPU
- **Description**: 乱序双发射MIPS CPU
- **Primary Language**: Unknown
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 3
- **Forks**: 0
- **Created**: 2022-01-29
- **Last Updated**: 2025-07-26

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# 介绍

2023届龙芯杯参赛作品，它的功能有：

* 乱序双发射
* mips_r1几乎所有指令，包括cache
* tage分支预测器
* 16kb的icache和dcache，dcache中实现了mshr, write buffer
* tlb

# 重要文件

建议优先阅读这些文件，这将对本项目的整体设计有一个大致了解

1. CPUCore.sv: cpu核入口文件
2. FrontEnd.sv: 流水线前端，包括取指和分支预测
3. MemIssueQueue1.sv: load store 单元，负责所有cpu核和dcache之间的交互

# 鸣谢

[感谢cyyself提供的difftest框架](https://cemu.cyyself.name/mips/difftest-nscscc/)