一个从零开始写的极简、非常易懂的RISC-V处理器核。
配套代码《FPGA Verilog开发实战指南——基于Altera EP4CE10》
Verilator 是一个高性能 Verilog HDL 模拟器与 lint 系统，用户编写一个小的 C++/SystemC 封装文件，该文件实例化用户顶层模块的“已验证”模型
在arm m0内核外挂gpio和uart模块，并在开发板上运行成功
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