# DDR_FIFO

**Repository Path**: zdevt/DDR_FIFO

## Basic Information

- **Project Name**: DDR_FIFO
- **Description**: No description available
- **Primary Language**: Verilog
- **License**: Not specified
- **Default Branch**: main
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 0
- **Created**: 2025-09-26
- **Last Updated**: 2025-09-26

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

#这个工程使用git进行源代码管理，并且利用AXI接口 与MIG核进行对接，实现了一个扩容的FIFO

#这个工程基于DDR颗粒，对数据进行变读编写操作，并对外呈现了一个fifo的接口，可以通过调整读的开始时间，
#控制fifo内缓存的数据量